Fast Power- and Slew-Aware Gated Clock Tree Synthesis

机译：快速电源和转换感应门控时钟树综合

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Jingwei Lu; Wing-kai Chow; Chiu-wing Sham;
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年度 2015
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1. Fast Power- and Slew-Aware Gated Clock Tree Synthesis [J] . Lu J., Chow W.-K., Sham C.-W. Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2012,第11期

机译：快速的功耗和斜率感知门控时钟树综合
2. DAS TIMING DES DESIGNS OPTIMIEREN: On-Chip Variation, Clock-Gating und die Komplexitat des Clock-Netzwerkes moderner Digi-taldesigns bringen veraltete Clock-Tree-Synthesis(CTS)-Ansatze zum Scheitern [J] . Paul Cunningham, Steev Wilcox, Vasu Madabushi E & E Faszination Elektronik . 2013,第EaE期

机译：优化设计时序：芯片上的变化，时钟门控和现代数字设计的时钟网络的复杂性使过时的时钟树综合（CTS）方法失效
3. Fast clock scheduling and an application to clock tree synthesis [J] . Ewetz Rickard, Koh Cheng-Kok Integration . 2017,第JANa期

机译：快速时钟调度及其在时钟树综合中的应用
4. Power-efficient and slew-aware three dimensional gated clock tree synthesis [C] . Minghao Lin, Heming Sun, Shinji Kimura IFIP/IEEE International Conference on Very Large Scale Integration . 2016

机译：高效节能和具回转感的三维门控时钟树综合
5. Verification and Synthesis of Clock-Gated Circuits [D] . Dai, Yu-Yun. 2017

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7. Fast power- and slew-aware gated clock tree synthesis [O] . Lu, J, Chow, WK, Sham, CW 2012

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